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CSRレポート

DRAM

Samsung 512Mb C-die DDR SDRAMの構造解析

このレポートには、メモリセルと周辺回路の微細構造分析が含まれています。平面(P-V)および断面(X-S)SEM、TEMを実施して、デバイスの回路レイアウトと材料アーキテクチャを明らかにしました。 SIMS(二次イオン質量分析)を使用して、デバイス形成時のドーピングプロファイルを決定しました。また、セルアレイ、ワードラインデコーダ、センスアンプ、I/O回路、および周辺回路のセグメントを示すパッケージとダイの写真も含まれています。

 

 

メモリセルアレイのゲート

 

 

 

1-1. 図の一覧

  • 0.1.1 パッケージのマーキング写真
  • 0.1.2 パッケージのX線写真とピン構成
  • 0.1.3 ダイマーキング写真
  • 0.2.0 メモリアレイ構造図(平面)
  • 1.0.0 ワードラインを通る断面(TEM)
  • 1.0.1 メタル1 ワードラインを通る断面(TEM)
  • 1.0.2 メタル2 ワードラインを通る断面(TEM)
  • 1.0.3 P-1 ワードラインを通る断面(TEM)
  • 1.0.4 P-1 とSTI寸法測定 - ワードラインを通る断面(TEM)
  • 1.0.5 ゲート酸化膜厚測定 - ワードラインを通る断面(TEM)
  • 1.1.0 ビットラインを通る断面(TEM)
  • 1.1.1 メタル ビットラインを通る断面(TEM)
  • 1.1.2 コンデンサ ビットラインを通る断面(TEM)
  • 1.1.3 ビットラインとコンデンサ下部断面(TEM)
  • 1.2.1 周辺回路構造 – ワードラインを通る断面(TEM)
  • 1.2.2 周辺回路構造 – ワードラインを通る断面(TEM)
  • 1.2.3 周辺回路構造 – ワードラインと平行断面(TEM)
  • 1.2.4 周辺構造 – ワードラインと平行断面(TEM)
  • 1.2.5 周辺メタル – ワードラインと平行断面(TEM)
  • 1.2.6 周辺構造 – ワードラインと平行断面(TEM)
  • 2.0.1 ワードラインとビットラインの組成(TEM/EDX)

 

1-2. 図の一覧

  • 3.0.1 メモリアレイの層剥離 コンデンサトップの露出(SEM)
  • 3.0.2 メモリアレイの層剥離 コンデンサの露出(SEM)
  • 3.0.3 メモリアレイの層剥離 ノードコンタクトの露出(SEM)
  • 3.0.4 メモリアレイの層剥離 ビットラインコンタクトの露出(SEM)
  • 3.0.5 メモリアレイの層剥離 ワードラインの露出(SEM)
  • 3.0.6 メモリアレイの層剥離 基板の露出(TEM)
  • 3.0.7 周辺アクティブエリア(TEM)
  • 4.0.1 メモリセルアレイのドーピングプロファイル(SIMS)

 

2. デバイスの概要

部品の識別

  •  メーカー:Samsung

  • 部品番号:K4H510838C-UCCC

  • タイプ:DDR SDRAM

  • 構成:64M x 8

  • ダイマーキング:SAMSUNG K4H510838C-CXX

  • 日付コード:525

  • パッケージ:66ピンTSOP II

 

ダイ/セル計測

  •  ダイサイズ:7.40mm x 8.43mm

  • セルサイズ:0.072μm

 

プロセス

  •  タイプ:CMOS

  • メタル層:2

  • poly-Si層:2

  • ワードライン材料:WSix

  • ビットライン材料:W

  • 最小加工寸法:0.055μm(P-1)

  • ライン/スペース:1/2.5

 

周辺加工寸法

  •  コンタクトサイズ:0.14μm

  • 最小poly-Si幅:0.095μm

  • 最小M1ピッチ/幅:0.48μm/0.24μm

  • 最小M2ピッチ/幅:0.81μm/0.51μm

 

3. メモリセルの構造

 

 

4. メモリセルのデザインルール

  1. AA(アクティブエリア) - AA幅0.18μm,長さ0.49μm,AA-AA最小距離0.11μm

  2. WL – 線幅(チャネル長)0.06μm,ライン間隔0.14μm,ピッチ0.2μm

  3. BLコンタクト - コンタクトサイズφ0.06μm

  4. ノードコンタクト形成 - コンタクトサイズ0.06μm

  5. BL形成 - 線幅0.08μm,線間隔0.1μm,ピッチ0.18μm

  6. コンデンサ - コンデンササイズφ0.2μm

  7. Metal-1 - 線幅0.45μm,線間隔0.33μm、ピッチ0.78μm

  8. Metal-2/Metal-1ビア - ビアサイズφ0.24μm

  9. Metal-2 - 線幅0.41μm,線間隔0.28μm,ピッチ0.69μm

 

5. 周縁部レイアウトデザインルール

  1. AA(アクティブエリア) - 幅0.14μm,AA-AA最小距離0.13μm

  2. ゲート長 0.095μm

  3. Metal-1コンタクト - poly-Siコンタクト-φ0.14μm,AAコンタクト-φ0.14μm

  4. Metal-1 - 線幅0.24μm,線間隔0.24μm,ピッチ0.48μm

  5. Metal-2/Metal-1のビア - ビアサイズφ0.23μm

  6. Metal-2-線幅0.51μm,線間隔0.3μm,ピッチ0.81μm

 

6. 重要寸法測定のまとめ

 

 

 

7. 参考文献

  1. J.Y.Kim et al., Symp. on VLSI Tech, pp. 34-35, 2005
  2. O.J.Oh et al., Proceedings of ESSDERC, Grenoble, France, pp. 177-180, 2005
  3. J.Y. Kim et al., IEEE, pp. 33-34, 2005

 

 

0.1.1 パッケージのマーキングおよび写真

(a) パッケージのマーキング SAMSUNG 525 K4H510838C-UCCC H5L 8 CMEL75BB (デキャップ前)

(b) 本製品はLOC(Lead On Chip)技術を採用(デキャップ後)

 

0.1.2 パッケージのX線写真とピン配置

 

 

 

0.1.3 ダイマーキングと写真

(a) チップサイズ  推定8.43mm x 7.40mm

(b) チップロゴ:SAMSUNG K4H510838C-CXX

 

 

1.1.0 ビットラインの断面(AA', TEM)

 
  • 2M4P
  • 円筒形コンデンサの積層構造

  • ビットライン構造上のキャパシタ

 

 

1.0.3 ワード線を通るpoly-1の断面(AA',TEM)

 

 

 

1.0.4 poly-1およびSTIの寸法測定 - ワードラインの断面(TEM)

 

 

 

1.0.5 ゲート酸化膜厚測定 - ワードライン断面(TEM)

最小ゲート酸化膜厚=6.1nm

 

 

 

1.2.1 周辺回路構造 - ワードラインの断面(TEM)

周辺回路の局所的な配線にpoly-2(ブランケット・タングステン)を採用

 

 

 

1.2.3 周辺回路構造 - ワードラインと平行断面(TEM)

 

 

 

1.2.6 周辺回路構造 - ワードラインと平行断面(TEM)

 

 

 

3.0.6 メモリアレイを開封し、基板を露出(TEM)

 

 

 

3.0.7 メモリアレイを開封し、基板を露出(TEM)

 

 

 

4.0.1 メモリセルアレイのドーピングプロファイル(SIMS)

P-wellの深さは推定1um,N-wellの深さは推定2um